Besi Semiconductor jaardraadje 2023

1. Iedereen koopt ASML 20 oktober 2023 10:43

   auteur info

   • Iedereen koopt ASML

     Lid sinds: 08 sep 2017

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 509

     Gegeven: 342

   •    Aantal posts: 2.647

   TSMC schaalt productie 3nm chips op
2. pes/optimist 20 oktober 2023 12:04

   auteur info

   • pes/optimist

     Lid sinds: 25 mrt 2022

     Laatste bezoek: 18 feb 2025

   • Aanbevelingen

     Ontvangen: 88

     Gegeven: 38

   •    Aantal posts: 243

   volgens mij zitten we nu toch wel aan de bodem, als je in een negatieve stemming zo vast blijft staan.
3. thejaguar 20 oktober 2023 12:43

   auteur info

   • thejaguar

     Lid sinds: 19 mei 2017

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 307

     Gegeven: 20

   •    Aantal posts: 848

   tja, verbazingwekkend dat besi niet flink lager staat. terwijl besi behoorlijk conjunctuurgevoelig is en nog steeds heel duur
4. andre68 20 oktober 2023 12:53

   auteur info

   • andre68

     Lid sinds: 12 okt 2008

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 3049

     Gegeven: 2525

   •    Aantal posts: 6.293

   quote:

   thejaguar schreef op 20 oktober 2023 12:43:

   tja, verbazingwekkend dat besi niet flink lager staat. terwijl besi behoorlijk conjunctuurgevoelig is en nog steeds heel duur
   

   Vergelijkbare naarbenedenpraterij van jou ook op andere draadjes. De plaat blijft hangen.
5. Doemebest 20 oktober 2023 13:04

   auteur info

   • Doemebest

     Lid sinds: 06 dec 2017

     Laatste bezoek: 21 mrt 2025

   • Aanbevelingen

     Ontvangen: 1112

     Gegeven: 516

   •    Aantal posts: 1.619

   quote:

   thejaguar schreef op 20 oktober 2023 12:43:

   tja, verbazingwekkend dat besi niet flink lager staat. terwijl besi behoorlijk conjunctuurgevoelig is en nog steeds heel duur
   

   Zou ook zo kunnen zijn dat we de bodem gezien hebben in de vraag en mensen niet zoals jij volgens eigen zeggen bij de vorige rit omhoog de boot weer willen missen.
   Besi heeft al aangegeven dat ze bij aantrekkende vraag heel snel op kunnen schalen, ze hebben zelfs een adviesbureau ingehuurd om dat nog beter te doen dan ze in het verleden al deden.
6. thejaguar 20 oktober 2023 13:07

   auteur info

   • thejaguar

     Lid sinds: 19 mei 2017

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 307

     Gegeven: 20

   •    Aantal posts: 848

   als dat zo is, vorm ik in elk geval nog een redelijk tegenwicht tegen al die asmi en besi adepten, die deze aandelen alleen maar naar boven praten. daarvan zijn er, zo schat ik, misschien wel 20 keer zoveel van. ik kom tenminste nog met inhoudelijke informatie over de economie, de rente, de vooruitzichten van de chipindustrie, etc. alle chipaanhangers komen alleen maar met verhalen van in de zin van: het aandeel gaat hard stijgen, of gaat naar de 600 of zo
7. pes/optimist 20 oktober 2023 13:50

   auteur info

   • pes/optimist

     Lid sinds: 25 mrt 2022

     Laatste bezoek: 18 feb 2025

   • Aanbevelingen

     Ontvangen: 88

     Gegeven: 38

   •    Aantal posts: 243

   quote:

   thejaguar schreef op 20 oktober 2023 13:07:

   als dat zo is, vorm ik in elk geval nog een redelijk tegenwicht tegen al die asmi en besi adepten, die deze aandelen alleen maar naar boven praten. daarvan zijn er, zo schat ik, misschien wel 20 keer zoveel van. ik kom tenminste nog met inhoudelijke informatie over de economie, de rente, de vooruitzichten van de chipindustrie, etc. alle chipaanhangers komen alleen maar met verhalen van in de zin van: het aandeel gaat hard stijgen, of gaat naar de 600 of zo
   

   Hybrid bonding is serieus de toekomst, hybrid bonding geeft een energiebesparing van tiental procenten.
   dat is gewoon de toekomst, en daarmee is besi dan gelijk een grote speler.
8. andre68 20 oktober 2023 13:57

   auteur info

   • andre68

     Lid sinds: 12 okt 2008

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 3049

     Gegeven: 2525

   •    Aantal posts: 6.293

   quote:

   thejaguar schreef op 20 oktober 2023 13:07:

   als dat zo is, vorm ik in elk geval nog een redelijk tegenwicht tegen al die asmi en besi adepten, die deze aandelen alleen maar naar boven praten. daarvan zijn er, zo schat ik, misschien wel 20 keer zoveel van. ik kom tenminste nog met inhoudelijke informatie over de economie, de rente, de vooruitzichten van de chipindustrie, etc. alle chipaanhangers komen alleen maar met verhalen van in de zin van: het aandeel gaat hard stijgen, of gaat naar de 600 of zo
   

   "inhoudelijke informatie over de economie, de rente, de vooruitzichten van de chipindustrie, etc".......ik lees alléén maar van jou algemeenheden als "conjunctuurgevoelig" en "heel duur". Lekker inhoudelijk!
9. nine_inch_nerd 20 oktober 2023 14:46

   auteur info

   • nine_inch_nerd

     Lid sinds: 04 feb 2015

     Laatste bezoek: 23 mrt 2025

   • Aanbevelingen

     Ontvangen: 7226

     Gegeven: 5258

   •    Aantal posts: 18.322

   Ik drop hier ook regelmatig iets (indirect een relatie met de dutch chippers):
   www.iex.nl/Forum/Topic/1396839/Taiwan...
   Hoef ik het niet hier altijd te droppen.
   ;)
10. nine_inch_nerd 20 oktober 2023 15:36

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    Simply Wall St wil ook weer iets zeggen. Voor de geïnteresseerden.
    
    The five-year decline in earnings might be taking its toll on BE Semiconductor Industries (AMS:BESI) shareholders as stock falls 5.9% over the past week
    Fri, October 20, 2023 at 11:23 AM GMT+2
    finance.yahoo.com/news/five-decline-e...
11. Dr. Jones 20 oktober 2023 18:20

    auteur info

    • Dr. Jones

      Lid sinds: 25 jul 2019

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 1446

      Gegeven: 6239

    •    Aantal posts: 3.623

    quote:

    nine_inch_nerd schreef op 20 oktober 2023 15:36:

    Simply Wall St wil ook weer iets zeggen. Voor de geïnteresseerden.
    
    The five-year decline in earnings might be taking its toll on BE Semiconductor Industries (AMS:BESI) shareholders as stock falls 5.9% over the past week
    Fri, October 20, 2023 at 11:23 AM GMT+2
    finance.yahoo.com/news/five-decline-e...
    

    Of dat de koers rechtvaardig is kunnen we volgende week bepalen als de cijfers van Q3 komen.
    Volgende week maar eens een overweging maken!
    
    Het was niet het beste kwartaal voor de aandeelhouders van BE Semiconductor Industries NV ( AMS:BESI ), aangezien de aandelenkoers in die tijd met 18% is gedaald. Maar over een periode van vijf jaar zijn de rendementen opmerkelijk groot geweest. In die periode steeg de aandelenkoers zelfs met 407%. Indrukwekkend! Na zo'n sterke stijging is de recente daling waarschijnlijk te verwachten. Het belangrijkste dat slimme beleggers moeten overwegen, is of het onderliggende bedrijf de koerswinst van het aandeel kan rechtvaardigen.
12. Chipie 20 oktober 2023 18:27

    auteur info

    • Chipie

      Lid sinds: 22 aug 2022

      Laatste bezoek: 22 mrt 2025

    • Aanbevelingen

      Ontvangen: 716

      Gegeven: 378

    •    Aantal posts: 2.227

    quote:

    pes/optimist schreef op 20 oktober 2023 13:50:

    [...]
    
    Hybrid bonding is serieus de toekomst, hybrid bonding geeft een energiebesparing van tiental procenten.
    dat is gewoon de toekomst, en daarmee is besi dan gelijk een grote speler.
    

    Dat klopt gedeeltelijk , alleen is het niet het moment om in te stappen als je er niet in zit !
    De 75 gaat komen zonder twijfel
13. Dr. Jones 20 oktober 2023 18:35

    auteur info

    • Dr. Jones

      Lid sinds: 25 jul 2019

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 1446

      Gegeven: 6239

    •    Aantal posts: 3.623

    [quote alias=Chipie id=15052218 date=202310201827]
    [...]
    Afgelopen vijf jaar bedraagt de koersstijging 407%. Als de lijn zo doorgaat, dan komt Besi op 400 euro en dan zijn ze spotgoedkoop. Analisten kijken ver vooruit en dan zien ze wel een heel goed moment om nu alvast in te stappen. Dit jaar ook 30% rendement gemaakt op mij tech aandelen. Ik heb wel grotendeels winst genomen. Op dit moment zijn er nog wel meer mooie aandelen om in te stappen. We zullen het zien. Ik ben wel alvast in Nokia ingestapt. Op 75 euro durf ik het wel weer aan om in te stappen.
14. Dr. Jones 20 oktober 2023 19:32

    auteur info

    • Dr. Jones

      Lid sinds: 25 jul 2019

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 1446

      Gegeven: 6239

    •    Aantal posts: 3.623

    DINSDAG 24 OKTOBER 2023
    18:00 ASMI - Cijfers derde kwartaal
    
    DONDERDAG 26 OKTOBER 2023
    07:00 Besi - Cijfers derde kwartaal
15. nine_inch_nerd 22 oktober 2023 16:35

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    Interessante visie/discussie van Edwin Wierda: TSMC versus ASML cijfers/communicatie (ook een relatie met Besi, omdat communicatie daar hetzelfde is).
    
    ASML zegt: 2024 transitiejaar/geen verwachtingen.
    TSMC zegt: het slechte is voorbij en nu gaat het beter vanaf 2024.
    
    www.business-class.nl/uitzendingen/20...
16. *voetnoot 23 oktober 2023 10:30

    auteur info

    • *voetnoot

      Lid sinds: 24 apr 2017

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 6265

      Gegeven: 13449

    •    Aantal posts: 10.243

    Uit cijferpresentatie Q2:
    
    ... Verder zei de CEO dat de adoptie van de nieuwe technologie hybrid bonding in de afgelopen zes maanden flink is toegenomen.
    
    Blickman denkt dat de markt voor assembleermachines in het tweede kwartaal de bodem bereikte. Toch blijven de vooruitzichten op korte termijn onzeker, voegde hij toe.
    
    Voor het derde kwartaal rekent Besi vanwege kalendereffecten en aanhoudende marktzwakte op een omzetdaling van 20 tot 30 procent op kwartaalbasis en een brutomarge van 62 tot 64 procent.
    
    Voor het vierde kwartaal rekent Besi echter op een omzet die "significant" hoger zal uitvallen dan in het derde kwartaal. ...
17. nine_inch_nerd 23 oktober 2023 12:21

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    Ter info:
    Beursblik: lagere omzet ASMI verwacht
    Morgen 18:00u weten we meer. Zal weerspiegelen hoe Besi 'in de wedstrijd zit'.
18. nine_inch_nerd 23 oktober 2023 13:00

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    En Eddy blikt ook (technisch) vooruit.
    
    Wachten op Besi
    Eddy Schekman 23 oktober 2023
    
    www.cashcow.nl/wachten-op-besi/
    
    Besi publiceert deze week het kwartaalbericht.
    
    De chart van het aandeel Besi biedt ruimte voor een positieve reactie. Op 85,88 euro staat de koers onderin de bandbreedte bij een lage RSI. De bovengrens van ligt op 96,50 euro.
    
    De verwachting van de markt is een winst per aandeel van 0,44 euro. De afgelopen 4 kwartalen waren de resultaten overeenkomstig de verwachtingen.
19. nine_inch_nerd 23 oktober 2023 22:27

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    #1
    
    Gearing Up For Hybrid Bonding
    Laura Peters
    
    semiengineering.com/gearing-up-for-hy...
    
    Hybrid bonding is becoming the preferred approach to making heterogeneous integration work, as the semiconductor industry shifts its focus from 2D scaling to 3D scaling.
    
    By stacking chiplets vertically in direct wafer-to-wafer bonds, chipmakers can leapfrog attainable interconnection pitch from 35µm in copper micro-bumps to 10µm or less. That reduces signal delay to negligible levels and enables smaller, thinner packages with faster memory/processor speeds — and all of this while consuming less power.
    
    Process tools for hybrid bonding must meet critical process specs, such as incredibly flat 300mm wafer polishing (<1nm center-to-edge non-uniformity), zero particles on bonded wafers, 100nm die placement accuracy, among other things.
    
    A humble beginning
    
    Hybrid bonding made its debut more than a decade ago in CMOS image sensors, which dissociated the pixel array chip from the logic chip to maximize the area for backside illumination. That was followed by 3D NAND companies, which began using wafer-to-wafer hybrid bonding because of the limitation on deep and narrow trench etching in NAND arrays that now require multiple tiers. AMD was the first to stack SRAM on core logic using hybrid bonding for chiplet-based CPUs.
    
    Now the industry is working to adopt hybrid bonding for high-bandwidth memory (HBM) stacks of 8, 16, or more DRAMs. This is an uphill battle, as lower thermal budget processes are needed to prevent DRAM refresh degradation. HBM calls for lower deposition temperatures and annealing below the current 300 to 350°C range. The latest developments include:
    
    Lower temperature deposition processes for SiCN with high bonding energy;
    CMP processes that control topography within 1nm;
    Nanocrystalline copper plating with (111) orientation that bonds at 200°C;
    Wafer dicing by laser and/or plasma dicing; and
    Die-to-wafer bonders with high parallelism and <200nm accuracy.
    The thermal budget is the overriding concern when it comes to high bandwidth memory (HBM) stacks. “By replacing the solder inside the HBM with copper-to-copper connections, one can expect a much finer pitch, thinner bond line thickness (BLT), and more robust joints,” said Wei Zhou, packaging R&D lead at Micron. [1] He explained that wafer-to-wafer bonding, where identical chip sizes on each wafer are needed, currently dominates because of the simpler wafer handling and better process defect control. Die-to-wafer hybrid bonding requires a carrier wafer and organic glue layer, which typically limits thermal budget to 250°C or lower.
    
    Intel recently announced a new chip architecture and process changes for extending hybrid bonding capability from a pitch of 9µm to 3µm. This entails adjusting the dielectric stack to improve reliability with closer pitch and spacing between pads; reducing bonding layer thickness to enable some pad metal protrusion during annealing; and new CMP recipe and slurry to enable low copper dishing and a smooth dielectric surface. [2] Adel Elsherbini, senior principal engineer at Intel’s Components Research, and his colleagues emphasized three assembly process optimizations for cleanliness, testing, and high placement accuracy. First, dies on two wafers are tested with high test coverage (>99%) to minimize the chance of a latent defect causing a multi-chip system to fail. The size, shape, and contrast of fiducial marks are designed into the layer. Then, the CMP, dicing and surface cleaning are optimized for good alignment and throughput. The accuracy of the die placement system depends on such factors as active thermal control, controlling vibration, and controlling particulate levels.
    
    How the process works
    
    The process flow for hybrid bonding starts out similar to on-chip damascene processes, where cavities are etched into the bonding dielectric, then filled with barrier metal, seed, and copper ECD. The CMP process that follows is optimized for high across-wafer uniformity to produce as smooth a dielectric surface as possible (RMS roughness of 0.2nm is ideal), while achieving a few nanometers of dishing in the copper (which fills upon annealing) regardless of interconnect pattern density.
    
    Next, a dielectric activation step uses a plasma to generate dangling Si-O– bonds followed by DI rinse to hydrate the dielectric. Next, the KGDs from wafer 2 are aligned with and bonded to wafer 1, the wafer pair are annealed at 350°C for 2 hours, then the topside silicon wafer undergoes edge processing and is ground down to its final thickness using silicon CMP. The assembly process may then continue with RDL, or the wafer is available for bonding to another wafer with KGD.
    
    Hybrid bonding refers to the simultaneous bonding of dielectric and metal bond pads in one bonding step. There are two flavors of hybrid bonding. One is wafer-to-wafer bonding, which is more mature, but limits the combination to same die sizes. The second is die-to-wafer bonding, which involves many more process steps and individual placement of dies on a carrier wafer or glass (collective die-to-wafer approach). In both cases, two wafers that have been processed up through BEOL metallization undergo CVD of the bonding dielectric, damascene deposition of barrier then copper fill, planarization of dielectric with slight copper recess, plasma activation to prepare for bonding, alignment, bonding at room temperature, and annealing to make electrical connection of copper pads. From there it proceeds to back-grinding of the silicon wafer to final thickness (typically <100nm), singulation, and on to final assembly and packaging.
    
    There are four likely candidates for bonding dielectric — silicon dioxide, silicon carbon nitride (SiCN), silicon oxynitride (SiON). Of those, SiCN has emerged as a leading choice because of its high bonding energy, good moisture resistance, and superior barrier properties to copper diffusion. SiCN has been proven able to maintain the hydrophilic behavior for longer periods of time, and the TEOS and the Ar/N2 PECVD process can be tuned for a precise Si:C:N ratio that maximizes bonding strength. Applied Materials, Lam Research and SPTS KLA are manufacturers of PECVD systems.
    
    Imec and SPTS KLA recently developed a PECVD deposition process at 175°C that exhibits good bonding behavior following a 200°C densification step. [4] In reliability studies, the researchers determined the LT-SiCN outperformed the standard PECVD SiCN film with substantially longer TDDB (time-dependent dielectric breakdown) behavior for a 25µm film. The ideal film contained relatively higher nitrogen content and lower carbon content than the standard SiCN process.
    
    The copper deposition is similar to the damascene copper module for BEOL metallization. Barrier metal, and then copper seed layer, are deposited on the dielectric sidewalls followed by copper electrochemical deposition (ECD). A nano-twinned copper process developed by Lam Research is able to achieve a fine-grained continuous structure after annealing.
20. nine_inch_nerd 23 oktober 2023 22:27

    auteur info

    • nine_inch_nerd

      Lid sinds: 04 feb 2015

      Laatste bezoek: 23 mrt 2025

    • Aanbevelingen

      Ontvangen: 7226

      Gegeven: 5258

    •    Aantal posts: 18.322

    #2
    
    Die-to-wafer bonding challenges
    
    An important layer in die-to-wafer bonding is the temporary bonding material that adheres the bottom die to the silicon wafer or glass wafer carrier.
    
    “The temporary bonding material has a little give in it so that it can accommodate chiplets with slightly different thicknesses,” said Rama Puligadda, CTO of Brewer Science. She emphasized that the temporary bonding and release layer must have the thermal budget for all the processes of hybrid bonding or thermocompression bonding, as the case may be, then be released cleanly without residue or particles after bonding. “The temporary bonding material must be compatible with the various chemistries and high-temperature processes — as well as RDL or molding, for instance — without any die shift.” Debonding can be performed using a mechanical blade, laser, or newer pulsed UV light release.
    
    Micron’s Zhou and colleagues determined that by replacing the organic glue it was using for temporary bonding with an inorganic film, higher thermal budgets were allowed, particulate levels were lower, and the CMP process achieved greater uniformity of copper dishing. Approximately 3 to 5nm of dishing in the planarized copper pads is needed, because copper expands relative to the dielectric during annealing.
    
    The copper/dielectric CMP step is one of the most critical steps in the flow. It determines the flatness of the surface to be bonded (<1nm/µm roll-off is allowed). The dielectric should have a completely smooth surface (<2Å RMS roughness). Most importantly, the copper must have uniform recess levels on all copper pads.
    
    The plasma surface activation step works to create several dangling Si-O– sites that will enable high bonding strength (>2.0 J/m2) without oxidizing the copper pads or sputtering copper onto other parts of the film or the walls of the process chamber. Samsung Electronics recently showed that a nitrogen plasma activation step, at a pressure almost 2X that of the oxygen reference plasma process, created good process conditions for SiCN films with copper pads ranging from 0.4 to 0.7µm per side (square pads). [3] The Samsung engineers used a reactive molecular dynamics simulation to determine the Ar/N2 plasma gas flows and bias power in the capacitively coupled rf reactor needed to deliver a SiCN surface that is most susceptible to bonding while minimizing copper re-sputtering.
    
    After activation, wafers are rinsed in DI water, followed by alignment of top and bottom wafers and bonded at room temperature. Bonding strength is measured using the Maszara blade test technique. Scanning acoustic tomography is utilized to scan the bonded interface for voids, which appear as white dots on SAT images.
    
    After bonding, the bonded wafer edges are trimmed and the top silicon wafer is ground down using silicon CMP. Wafer-edge defectivity must be tightly controlled during this CMP process.
    
    “After wafers are bonded, a typical process is to edge trim the bonded wafer topside before grinding the top silicon substrate. It is often difficult to precisely control edge trim depth to stop at the bonding interface. After top silicon wafer partial grinding, reactive ion etching (RIE) is often used to remove the remaining silicon,” explained Kai Ma, engineering manager at Applied Materials. “If edge trim goes into the bottom wafer during RIE, etchant would create an undercut into the bottom wafer. This is because the etch-stopping dielectric layer was removed at the wafer edge during the edge trim process. If edge trim stops before reaching the bonding interface, and a Si RIE process is applied to remove post-grinding remaining silicon, then dangling membranes can form at the wafer edge bevel area, eventually becoming flake defects.” [5] The engineers found that by limiting the edge trim depth to a few microns above the bonding interface, they could remove the remaining silicon and bevel membranes, resulting in minimized edge defects.
    
    Finally bonded chips are singulated using blade dicing, laser (stealth) dicing or plasma dicing methods. Because the top dies wafers are diced prior to placement and bonding, the singulation method must be contaminant free. “The mitigation of dicing-induced particles is obviously significant to the success of this technology. The chip-to-wafer stacking process is run in a sequential mode, which means it will take hours to complete just one memory wafer stacking,” said Zhou. In addition, even small particles can grow to create a 20X larger void at the bonding interface that prevent bonding. The Micron group decided to use laser dicing to first carve through multiple dielectric films on the streets followed by plasma dicing of the silicon bulk.
    
    Another method engineers use to address particulate generation during processing is to deposit a protective layer, such as photoresist or other material, which is removed before the next process step.
    
    Conclusion
    The processes for hybrid bonding — including dielectric PECVD, copper ECD, CMP, plasma activation, alignment and bonding, and singulation — all involve stringent specifications for film quality, high levels of cleanliness and the assurance of known good die with high test coverage. While the industry is making great strides on integrating these processes, it will continue to pursue lower-temperature alternatives so that sensitive memories like HBM eventually can take advantage of hybrid bonding technology.